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TSMC・Intel・Rapidusは何を競う？先端半導体の未来図

AI時代の半導体は「小さくする」だけではない――2nm・GAA・裏面電源・チップレット はじめに スマートフォ…

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29〜43分

AI時代の半導体は「小さくする」だけではない――2nm・GAA・裏面電源・チップレット

はじめに

スマートフォン、生成AI、自動運転、ロボット、データセンター。

これらの進化を支えているのが半導体です。

ところが、最近の半導体ニュースには「2nm」「GAA」「CFET」「裏面電源」「チップレット」「HBM」といった、難しそうな言葉が次々と登場します。

しかし、全体像はそれほど複雑ではありません。

現在の先端半導体では、主に次の4つの競争が進んでいます。

  • トランジスタを、さらに小さくする

  • 少ない電力で、より速く計算する

  • 複数の半導体を、効率よく組み合わせる

  • 研究成果を、安定して量産する

目次

  1. そもそも「先端半導体デバイス」とは何か

  2. なぜ半導体を小さくするのか

  3. 「2nm」は何の大きさなのか

  4. FinFETからGAAへ――トランジスタの形が変わる

  5. GAAの次に登場するCFETとは

  6. 電気を裏側から届ける「裏面電源」

  7. 1枚の巨大チップから「チップレット」へ

  8. AIの性能を左右するHBM

  9. TSMC・Intel・Rapidusは何を競っているのか

  10. 日本に勝機はあるのか

  11. 先端半導体の技術ロードマップ

  12. 半導体ニュースを読むときの注意点

  13. まとめ

そもそも「先端半導体デバイス」とは何か

半導体とは、電気を流したり止めたりできる材料や、それを使った電子部品のことです。

その中心にあるのが「トランジスタ」です。

トランジスタは、簡単にいえば非常に小さな電気のスイッチです。電気を流す状態を「1」、流さない状態を「0」として、計算やデータ処理を行います。

現在のCPUやGPUには、このスイッチが数百億個規模で搭載されています。

「先端半導体デバイス」とは、単に最新のCPUやGPUだけを指す言葉ではありません。次のような技術を含む大きな分野です。

  • 2nm世代などの先端ロジック半導体

  • GAAやCFETなどの新しいトランジスタ

  • HBMなどの高速メモリ

  • 複数のチップを組み合わせるチップレット

  • 2.5D・3Dパッケージング

  • SiCやGaNを使ったパワー半導体

  • 光でデータを伝えるシリコンフォトニクス

  • 半導体の設計を支援するEDAや設計IP

つまり、先端半導体は「小さな電子部品」ではなく、AIやデジタル社会を動かす計算基盤全体と考えると分かりやすいでしょう。

経済産業省も、AIと半導体を個別に考えるのではなく、データ、AIモデル、計算基盤、通信、電源、人材、セキュリティまでを一体として捉える必要があるとしています。経済産業省「半導体・デジタル産業戦略」

なぜ半導体を小さくするのか

半導体の性能を高める基本的な方法は、トランジスタを小さくし、同じ面積にたくさん並べることです。

たとえば、同じ広さの土地に住宅を10軒しか建てられなかったところを、100軒建てられるようにするイメージです。

トランジスタを小さくできれば、一般的には次のような利点が期待できます。

  • 1つのチップに多くの機能を搭載できる

  • 計算性能を高められる

  • 電気が移動する距離を短くできる

  • 消費電力を抑えやすくなる

  • 製品を小型化できる

ただし、トランジスタを小さくすれば、必ず安くなるわけではありません。

最先端の半導体工場には、露光装置、成膜装置、エッチング装置、検査装置など、極めて高価な設備が必要です。設計費やマスク費も増大しています。

そのため現在は、単純に「小さい半導体ほど優れている」のではなく、性能、消費電力、製造コスト、歩留まりを総合的に評価する必要があります。

「2nm」は何の大きさなのか

2nmの「nm」はナノメートルです。

1ナノメートルは、10億分の1メートルです。髪の毛の太さを約10万ナノメートルとすれば、2ナノメートルはその約5万分の1に相当します。

ただし、現在使われている「2nm」という名前は、チップ内のすべての部分が正確に2nmであるという意味ではありません。

現在の製造プロセス名は、各社が技術世代を示すブランド名に近くなっています。

したがって、2nm、3nm、18Aなどを比較するときは、名前だけではなく、次の指標を見る必要があります。

  • 同じ電力で、どれだけ速く動くか

  • 同じ性能で、電力をどれだけ減らせるか

  • 一定面積に、どれだけ多くの回路を搭載できるか

  • 不良品を除いた良品率、つまり歩留まり

  • 設計・製造にかかる費用

  • 量産できる時期と生産能力

「2nmになったから性能が自動的に2倍になる」というわけではありません。

FinFETからGAAへ――トランジスタの形が変わる

半導体を小さくすると、電気を完全に止めることが難しくなります。

蛇口を閉じても水が少し漏れてしまうように、トランジスタでも不要な電流が流れやすくなるのです。

この問題を解決するため、トランジスタの形が変化してきました。

平面型トランジスタ

初期のトランジスタは、平らな通り道の上にゲートを置く構造でした。

構造が比較的単純ですが、小型化するとゲートが電流を十分に制御できなくなります。

FinFET

そこで、電流が流れる部分を魚のひれのように立体化したFinFETが登場しました。

ゲートが通り道を3方向から囲むため、平面型よりも電流を制御しやすくなります。

GAA

さらに進化したものがGAA、すなわち「Gate-All-Around」です。

GAAでは、ゲートが電流の通り道を四方から包み込みます。

イメージとしては、次のような違いです。

  • 平面型：道路を上から監視する

  • FinFET：道路を上と左右から監視する

  • GAA：道路を全方向から監視する

GAAは、微細化しても電流を細かく制御しやすく、性能と省電力性を両立しやすい構造です。

TSMCのN2、IntelのRibbonFET、Rapidusが開発する2nm世代半導体などで、GAA型トランジスタが重要な技術になっています。

TSMCはN2が2025年に量産へ入り、A16ではナノシート型トランジスタと裏面電源を組み合わせると説明しています。TSMC「HPC Platform―Advanced Technologies」

GAAの次に登場するCFETとは

GAAの先にある技術として注目されているのがCFETです。

CFETは、異なる役割を持つn型トランジスタとp型トランジスタを上下に積み重ねる構造です。

これまで横に並べていた2つの設備を、2階建てにするイメージです。

横方向の面積を減らせるため、同じ広さにより多くの回路を搭載できる可能性があります。

ただし、CFETの量産は簡単ではありません。

  • 上下のトランジスタを正確に形成する

  • 上下の配線を接続する

  • 熱を逃がす

  • 製造工程を増やしすぎない

  • 十分な歩留まりを確保する

こうした課題が残っています。

半導体研究機関imecは、GAAナノシートの後継候補としてCFETを位置付け、A7世代以降への導入を想定しています。imec「Scaling monolithic CFET across multiple logic technology nodes」

imecのロードマップでは2031年前後が一つの目安とされていますが、これは確定した量産予定ではありません。現時点では、将来の技術シナリオとして理解する必要があります。imec「NanoIC：Europe’s pilot line」

電気を裏側から届ける「裏面電源」

トランジスタが増えると、チップの表側は信号線と電源線で混雑します。

これは、同じ道路に乗用車、トラック、水道管、電線をすべて通そうとするような状態です。

そこで考えられたのが「裏面電源」です。

信号は主に表側、電力は裏側から届けることで、混雑を減らします。

裏面電源には、次のような効果が期待されています。

  • 信号配線を配置する空間が増える

  • 電源を短い距離で届けられる

  • 電圧の低下を抑えられる

  • チップの性能と電力効率を改善できる

  • 回路を高密度化しやすくなる

Intelは、この技術を「PowerVia」と呼んでいます。Intel 18Aでは、GAA型のRibbonFETとPowerViaを組み合わせています。Intel「Intel 18A Process Technology Simply Explained」

TSMCは「Super Power Rail」という名称で、A16への導入を進めています。A16は高性能計算向けを想定し、2026年の生産準備完了を目標としています。TSMC「A16 Technology」

ただし、裏面電源にも課題があります。

ウェハの薄化、裏面加工、位置合わせ、熱対策、検査方法など、新しい製造技術が必要になるためです。

1枚の巨大チップから「チップレット」へ

従来は、多くの機能を1枚のチップに収める方法が重視されてきました。

しかし、チップが巨大になると、わずかな欠陥でも製品全体が使えなくなる可能性が高くなります。設計費と製造費も増加します。

そこで注目されているのが「チップレット」です。

チップレットでは、大きなチップを機能別に分割します。

  • 計算担当

  • 入出力担当

  • 通信担当

  • メモリ制御担当

  • AI処理担当

これらの小さなチップを、1つのパッケージ内で接続します。

パソコンを、CPU、メモリ、ストレージなどの部品から組み立てるのと似た考え方です。

チップレットには、次の利点があります。

  • 機能ごとに適した製造技術を使える

  • 必要な部分だけを更新できる

  • 巨大な単一チップより歩留まりを高めやすい

  • 他社のチップレットを組み合わせられる可能性がある

  • 用途別の製品を作りやすい

一方で、接続部分の速度、消費電力、発熱、互換性が課題になります。

異なる企業のチップレットを接続するための標準として、UCIeの策定も進んでいます。UCIe 3.0では最大64GT/sのデータ転送などが規定されています。UCIe Consortium「Specifications」

Rapidusも2nmロジックだけでなく、2.xD・3Dパッケージやチップレットの設計・製造技術を開発対象としています。Rapidus「2026年度計画・予算の承認」

AIの性能を左右するHBM

AI半導体の性能は、GPUの計算速度だけでは決まりません。

計算に必要なデータを、メモリからどれだけ速く取り出せるかも重要です。

高性能なエンジンを搭載していても、燃料が少しずつしか届かなければ、十分な速度を出せません。

この問題を解決するのがHBMです。

HBMは「High Bandwidth Memory」の略で、複数のメモリを縦方向に積み重ね、高速なデータ転送を可能にします。

AIシステムでは、次の技術をまとめて考える必要があります。

先端ロジック＋HBM＋チップレット＋先端パッケージング

どれか一つが不足すると、システム全体の性能や生産量が制限されます。

SK hynixは2026年6月、12層・48GBのHBM4Eサンプルを主要顧客に出荷したと発表しました。最大16Gbps／ピンとされています。ただし、これは「サンプル出荷」であり、本格量産を意味するものではありません。SK hynix「12-Layer Next-Gen HBM4E」

この「サンプル」と「量産」の違いは、半導体ニュースを読むうえで非常に重要です。

TSMC・Intel・Rapidusは何を競っているのか

TSMC

TSMCの最大の強みは、多数の顧客から製造を受託してきた量産実績と、設計・製造・パッケージングを支える大きなエコシステムです。

N2、N2P、A16、A14と技術を展開し、先端ロジックだけでなくCoWoSやSoICなどのパッケージングも強化しています。

Intel

Intelは、18AでGAA型のRibbonFETと裏面電源PowerViaを組み合わせています。

技術開発だけでなく、外部企業から半導体製造を受託するファウンドリ事業を成長させられるかが重要になります。

Intelは18Aについて、RibbonFET、PowerVia、先端パッケージングを一体で提供する「システムファウンドリ」を重視しています。Intel Foundry「Intel 18A」

Rapidus

Rapidusは、日本国内で2nm世代ロジック半導体を製造することを目指しています。

2025年度には北海道千歳のパイロットラインで、300mmウェハを使った2nm GAAトランジスタの動作を確認し、初期顧客向けの試作環境整備を進めました。

2026年度は、歩留まり向上、PDKの提供、短TAT生産、2.xD・3Dパッケージ技術などを進め、2027年の量産開始を目標としています。Rapidus「NEDO Approves Rapidus’ FY2026 Plan」

ただし、「トランジスタが動作したこと」と「顧客製品を安定して大量生産できること」の間には、大きな距離があります。

今後の焦点は、歩留まり、コスト、顧客獲得、設計環境、量産能力です。

日本に勝機はあるのか

日本は、かつて世界の半導体市場で非常に大きな存在感を持っていました。

現在、先端ロジックの量産では台湾、韓国、米国企業が先行しています。しかし、日本にも強みがあります。

日本の主な強み

  • 半導体製造装置

  • シリコンウェハ

  • フォトレジストや高純度材料

  • 研磨材や特殊ガス

  • 検査・計測技術

  • パワー半導体

  • イメージセンサー

  • 精密製造と品質管理

重要なのは、2nm半導体を国内で作ることだけではありません。

設計、材料、装置、製造、パッケージング、利用企業、人材育成までをつなげられるかが問われます。

経済産業省の2026年改訂戦略でも、先端ロジックとメモリに加え、マイコン、パワー、アナログ、センサー、高周波、光、製造装置、部素材、後工程を含む供給基盤の強化が示されています。経済産業省「半導体・デジタル産業戦略 改訂版」

日本の勝機は、「すべてを国内だけで作ること」ではなく、日本の強みを国際的な半導体エコシステムの中で不可欠な存在にすることにあります。

先端半導体の技術ロードマップ

大きな流れとしては、次のように整理できます。

平面的な微細化
↓
トランジスタの立体化
↓
電源配線の裏面化
↓
トランジスタの上下積層
↓
複数チップの3D統合

今後の半導体は、「小さくする技術」から「立体的に組み立てる技術」へ重心が移っていきます。

半導体ニュースを読むときの注意点

半導体に関するニュースでは、同じように見える言葉でも意味が大きく異なります。

研究成果

研究室や試験設備で原理を確認した段階です。量産できるとは限りません。

試作・動作確認

実際のデバイスが動いた段階です。しかし、安定して大量生産できるかは別問題です。

サンプル出荷

顧客による評価が始まった段階です。仕様変更や量産延期の可能性があります。

リスク生産

量産設備を使いながら、製造条件や歩留まりを調整している段階です。

量産

一定の品質と数量で、継続して顧客に供給できる段階です。

商用製品への搭載

量産された半導体が、実際のスマートフォン、パソコン、サーバーなどに採用された段階です。

また、次のような情報には注意が必要です。

  • 情報源が匿名の「業界関係者」だけである

  • 企業が歩留まりを公式発表していない

  • 「量産予定」と「量産開始」が混同されている

  • 技術ロードマップが確定事項として書かれている

  • 市場予測の調査条件が示されていない

  • プロセス名だけで企業の優劣を判断している

特に歩留まり、受注量、顧客名、生産能力などは非公開情報が多いため、報道値と公式発表を分けて読むことが大切です。

まとめ

先端半導体の進化は、「トランジスタを小さくする競争」だけでは説明できなくなっています。

現在は、次の技術が同時に進んでいます。

  • FinFETからGAAへの移行

  • GAAからCFETへの研究開発

  • 裏面電源による配線混雑の解消

  • チップレットによる機能分割

  • 2.5D・3Dパッケージング

  • HBMによるメモリ帯域の拡大

  • 光通信や省電力技術との統合

これからの半導体競争を決めるのは、最小の数字を発表した企業とは限りません。

設計、製造、メモリ、パッケージング、電源、冷却、ソフトウェアをまとめ、安定して量産できる企業や地域が強くなります。

半導体は、もはや単なる電子部品ではありません。

AI、ロボット、自動車、通信、エネルギー、安全保障を支える「社会の計算基盤」になっているのです。

主な出典

経済産業省「半導体・デジタル産業戦略」
TSMC「HPC Platform―Advanced Technologies」
Intel「Intel 18A」
Rapidus「2026年度計画・予算の承認」
imec「CFETの複数世代への展開」
SK hynix「12層HBM4Eサンプル」
UCIe Consortium「Specifications」

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